ID del artículo: 000082097 Tipo de contenido: Resolución de problemas Última revisión: 31/01/2023

¿Por qué la guía del usuario y el archivo de banco de pruebas de simulación de diseño de Intel® Arria® 10 10GBASE-R muestran una dirección de compensación Tx/Rx SC FIFO incorrecta?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • Ethernet MAC FPGA IP Intel® de 10 G de baja latencia
  • Ethernet de velocidad múltiple de FPGA IP Intel® PHY 1G 2.5G 5G 10G
  • IP FPGA Intel® 10GBASE-R PHY
  • FPGA IP Intel® Arria® 10 1G 10GbE y 10GBASE-KR PHY
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Debido a un problema con el ejemplo de diseño de Intel® Arria® 10 10GBASE-R, la dirección de compensación del mapa de registro para RX SC FIFO es de 9400h y TX SC FIFO de 9600h.

    Sin embargo, en la "Guía del usuario de ejemplo de diseño de IP de Ethernet de baja latencia 10G MAC Intel Arria 10 FPGA" (ug-20016), la dirección de compensación para RX SC FIFO es D400h y TX SC FIFO es D600h.

     

     

    Resolución

    La dirección de compensación del mapa de registro del ejemplo de diseño 10GBASE-R para TX SC FIFO y RX SC FIFO se modificará para que coincida con la dirección de compensación de mapa de registro en la guía del usuario del ejemplo de diseño ug-20016.

    Este problema se resolverá en una versión futura del software Intel® Quartus® Prime.

    Productos relacionados

    Este artículo se aplica a 1 productos

    FPGA de SoC y FPGA Intel® Arria® 10

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