Puede experimentar el siguiente error de ajuste al compilar un controlador de memoria basado en UniPHY en Cyclone® dispositivo de sistema integrado en chip V y Arria® dispositivo de sistema integrado en chip V. El error se produce porque el dispositivo FPGA no tiene relojes regionales duales en ciertas partes de los chips.
Error (175020): Restricción ilegal del contador de salida PLL a la región (X, Y) a (X, Y): no hay ubicaciones válidas en regionError (177013): No se puede enrutar desde la salida del contador de salida PLL al controlador de reloj regional dual de destino porque el destino está en la región incorrecta
La solución es cambiar pll_avl_clk, pll_config_clk y pll_addr_cmd_clk de reloj regional dual a reloj regional en el. QSF de la siguiente manera:
De:
set_instance_assignment -name GLOBAL_SIGNAL "DUAL-REGIONAL CLOCK" -to if0|pll0|pll_addr_cmd_clk
set_instance_assignment -name GLOBAL_SIGNAL "RELOJ REGIONAL DUAL" -to if0|pll0|pll_avl_clk
set_instance_assignment -name GLOBAL_SIGNAL "RELOJ REGIONAL DUAL" -to if0|pll0|pll_config_clk
Para:
set_instance_assignment -name GLOBAL_SIGNAL "REGIONAL CLOCK" -to if0|pll0|pll_addr_cmd_clk
set_instance_assignment -name GLOBAL_SIGNAL "REGIONAL CLOCK" -to if0|pll0|pll_avl_clk
set_instance_assignment -name GLOBAL_SIGNAL "REGIONAL CLOCK" -to if0|pll0|pll_config_clk