Problema crítico
Este problema afecta a los productos DDR2, DDR3 y LPDDR2.
Cuando la configuración del controlador Habilitar configuración y La interfaz de registro de estado está habilitada y se activa el error La lógica de detección y corrección no está habilitada, la lógica soft de ECC no obstante, está habilitado en el núcleo de PI. Esto se traduce en uso de recursos y puede disminuir el posible fmáx del controlador.
La solución para este problema es la siguiente:
- En un editor de texto, abra el archivo
alt_mem_ddrx_csr.v
. - Cerca de la parte superior de alt_mem_ddrx_csr.v, cambia CTL_ECC_CSR_ENABLED = 1 a CTL_ECC_CSR_ENABLED = 0.
- En alt_mem_ddrx_csr.v, busque el siguiente bloque de código:
if (!CTL_ECC_CSR_ENABLED)
begin
assign cfg_enable_ecc = 1\'b1; // default value
assign cfg_enable_auto_corr = 1\'b1; // default value
assign cfg_gen_sbe = 0;
assign cfg_gen_dbe = 0;
assign cfg_enable_intr = 1\'b1; // default value
assign cfg_mask_sbe_intr = 0;
assign cfg_mask_dbe_intr = 0;
assign cfg_clr_intr = 0;
assign cfg_mask_corr_dropped_intr=0;
end
Cambie el bloque de código por el siguiente:
if (!CTL_ECC_CSR_ENABLED)
begin
assign cfg_enable_ecc = 1\'b0; // default value
assign cfg_enable_auto_corr = 1\'b0; // default value
assign cfg_gen_sbe = 0;
assign cfg_gen_dbe = 0;
assign cfg_enable_intr = 1\'b0; // default value
assign cfg_mask_sbe_intr = 0;
assign cfg_mask_dbe_intr = 0;
assign cfg_clr_intr = 0;
assign cfg_mask_corr_dropped_intr=0;
end
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Este problema se solucionará en una versión futura.