ID del artículo: 000081272 Tipo de contenido: Resolución de problemas Última revisión: 29/10/2014

¿Por qué la señal CPL_ERR no alterna los bits de estado de error apropiados en los registros de espacio de configuración?

Entorno

  • Edición de suscripción de Intel® Quartus® II
  • Hard IP Avalon-MM Arria® V para PCI Express* FPGA IP Intel®
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Debido a un problema con la Altera® IP física para PCI Express® en dispositivos Arria® V y Cyclone® V, al alternar la señal de cpl_err no se registrará el error en los registros de estado de error. Este problema afecta a todas las señales cpl_err[* ], pero no afecta a las señales de cpl_err_func .

    Resolución

    La lógica de la capa de aplicación debe realizar una escritura LMI en el registro de errores apropiado y crear la TLP adecuada para solucionar el problema descrito. Consulte los valores de campo Estado de finalización de la Tabla 2-29, en la especificación PCI Express Base 3.0.

    Este problema no está programado para ser solucionado en una versión futura del software Quartus® II.

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