ID del artículo: 000081248 Tipo de contenido: Resolución de problemas Última revisión: 15/12/2015

¿Por qué la eficiencia del controlador de memoria dura de Cyclone® V y Arria® V es inferior a la esperada para diseños de puerto único?

Entorno

  • Edición de suscripción de Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    El front-end multipuerto (MPFE), utilizado con el controlador de memoria dura para dispositivos de Arria® V y Cyclone® V, contiene un árbitro que permite el equilibrio de carga en varios puertos. Además, el MPFE siempre otorgará acceso a un puerto diferente después de que haya terminado de servir a un puerto.

    Este comportamiento significa que cuando el MPFE solo recibe tráfico en un puerto, ya sea porque no hay otros puertos con transacciones pendientes o porque se genera una variación de puerto único, el controlador implementará escrituras en 5 ciclos de reloj en lugar de 4 ciclos de reloj. Las lecturas no se ven afectadas.

    Este comportamiento también se puede observar en configuraciones MPFE multipuerto.

    Resolución

    No hay ninguna solución para este comportamiento.

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