Descripción
El JTAG UART puede volverse inestable si el pin de DEV_CLRn de la entrada de FPGA se ha asignado (en el software Quartus® II) para generar un restablecimiento en todo el dispositivo, y el FPGA se restablece mientras el JTAG UART está activo.
Para solucionar este problema, no utilice la función DEV_CLRn en diseños con JTAG UART. Desactive la configuración Habilitar restablecimiento total del dispositivo (DEV_CLRn) en el Software Quartus® II.