¿Por qué los puertos ocupado y reconfig_address_en pasan a un estado desconocido cuando simulo la reconfiguración dinámica en dispositivos Stratix II GX y dispositivos GX/GT/GZ más recientes?

Los puertos 'busy' y 'reconfig_address_en' pueden mostrar un comportamiento de simulación inesperado al inicio en Stratix® II GX y las familias GX/GT/GZ más recientes. Se pueden implementar las siguientes soluciones para resolver este problema de simulación.

El bloque controlador de reconfiguración dinámica tiene un puerto de entrada reconfig_clk . En simulación, si inicializa la entrada de reconfig_clk a un valor de 1, es posible que los puertos ocupado y reconfig_adddress_en pasen a un estado desconocido (valor de x). Este problema se produce en los modelos VHDL y Verilog.

Por ejemplo, el siguiente código Verilog causaría este comportamiento.

Inicio inicial

reconfig_clk = 1'b1; El reloj se inicia en un nivel lógico alto

Final

Comenzar siempre

#<período en reloj/2> reconfig_clk = ~reconfig_clk;

Final

Para evitar este problema, inicialice la entrada reconfig_clk a un valor de 0 en el banco de pruebas de simulación.