Debido a un problema en la versión 18.1 y anteriores del software Quartus® Prime Pro Edition, es posible que veas el atributo ramstyle codificado HDL reportado en el informe de síntesis, Informe de procesamiento > compilación > Asignaciones de origen > síntesis > Asignación de nivel de fuente ignorada.
Esto sucede cuando tiene un atributo ramstyle escrito en el código Verilog HDL o VHDL para su diseño como se muestra a continuación.
Verilog: (* ramstyle = "M20K" *) reg [<msb>:<lsb>] <variable_name>[<msb>:<lsb>];
VHDL: atributo ramstyle : cadena;
atributo ramstyle de <objeto> : <object_class> es <string_value>;
Es seguro ignorar el informe para "Asignaciones de nivel de fuente ignoradas" para "ramstyle". La RAM se seguirá implementando correctamente en Fitter. Se muestra en el informe de ajuste en el informe Fitter -> Place Stage -> RAM Summary.
Este problema se solucionó a partir de la versión 21.1 del software Quartus® Prime Pro Edition.