ID del artículo: 000080383 Tipo de contenido: Resolución de problemas Última revisión: 08/02/2023

¿Por qué recibo un error fatal en el ensamblador al tener ALTLVDS TX con un diseño?

Entorno

    Intel® Quartus® Prime Standard Edition
    LVDS SERDES Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

Es posible que vea este error en la versión 17.0 o anterior del software Quartus® Prime Standard. Este error se debe a que el puerto de salida de datos LVDS "tx_out[*]" o el puerto de reloj externo "tx_outclock" de ALTLVDS TX IP no está asignado al estándar de E/S LVDS.

 

 

Resolución

Para solucionar este problema, debe asignar tanto la salida de datos port como la salida de reloj externo al estándar de E/S LVDS.

 

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