ID del artículo: 000080226 Tipo de contenido: Mensajes de error Última revisión: 27/03/2023

Error: Restricción ilegal de DLL en la región (X, Y) a (X, Y): no hay ubicaciones válidas en la región

Entorno

    Edición de suscripción de Intel® Quartus® II
    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

Es posible que experimente el error de ajustador anterior al compilar un controlador de memoria basado en UniPHY en el Quartus® II versión 12.1. El error se produce porque no hay recursos dedicados de enrutamiento de reloj entre los dos PPL.

 

Resolución

La solución alternativa es insertar un búfer de reloj (altclkctrl) entre la entrada pll_ref_clk y las PLLs.

Productos relacionados

Este artículo se aplica a 15 productos

FPGA Cyclone® V GX
FPGA Arria® V GT
FPGA Stratix® V E
FPGA de sistema integrado en chip Cyclone® V SE
FPGA de sistema integrado en chip Cyclone® V SX
FPGA de sistema integrado en chip Cyclone® V ST
FPGA Stratix® V GX
FPGA SoC Arria® V ST
FPGA SoC Arria® V SX
FPGA Arria® V GX
FPGA Cyclone® V GT
FPGA Stratix® V GS
FPGA Stratix® V GT
FPGA Cyclone® V E
FPGA Arria® V GZ

1

Descargo de responsabilidad

1

Todas las publicaciones y el uso de los contenidos de este sitio están sujetos a los Términos de uso de Intel.com.

El contenido de esta página es una combinación de traducción humana y automática del contenido original en inglés. Este contenido se proporciona únicamente para su comodidad como información general y no debe considerarse como completo o preciso. Si hay alguna contradicción entre la versión en inglés de esta página y la traducción, prevalecerá la versión en inglés. Consulte la versión en inglés de esta página.