ID del artículo: 000080182 Tipo de contenido: Mensajes de error Última revisión: 03/08/2023

Advertencia (332009): los tiempos de inicio y cierre temporal de la relación entre el reloj de origen y el reloj de destino: están fuera del intervalo de tiempo legal. La diferencia de relación es correcta, sin embargo, el tiempo de lanzami...

Entorno

  • Software de diseño Intel® Quartus® Prime
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Cuando compila un controlador SDRAM DDR3 basado en UniPHY, puede recibir la advertencia anterior entre pll_ref_clk y pll_afi_clk/pll_write_clk.

    Esta advertencia se debe a una relación no entera entre la frecuencia del reloj de referencia PLL y la frecuencia de funcionamiento, que fuerza los tiempos de borde de lanzamiento y cierre más allá del rango permitido de valores de tiempo.

    Resolución

    La advertencia se puede ignorar sin problema. Si desea evitar la advertencia, puede probar una de estas dos soluciones.

    Solución 1: Agregue una restricción "set_false_path" entre pll_ref_clk y pll_afi_clk/pll_write_clk porque no hay una ruta de tiempo entre los relojes de salida pll_ref_clk y PLL.

    Solución 2: Cambie la frecuencia del reloj de referencia PLL para obtener una relación de enteros entre la frecuencia del reloj de referencia PLL y la frecuencia de funcionamiento.

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