ID del artículo: 000079907 Tipo de contenido: Resolución de problemas Última revisión: 22/08/2023

¿Qué puertos de comando del controlador HPS SDRAM están asociados con qué interfaces AXI?

Entorno

  • Edición de suscripción de Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    La controladora SDRAM HPS Cyclone® V y Arria® V permite hasta 3 interfaces AXI™. A continuación se muestra la asignación del puerto de comando del controlador SDRAM al canal de lectura/escritura de la interfaz AXI.

    • Puerto de comando 0: f2h_sdram0 comandos de lectura AXI
    • Puerto de comandos 1: f2h_sdram0 comandos AXI Write
    • Puerto de comandos 2: f2h_sdram1 comandos AXI Read
    • Puerto de comandos 3: comandos f2h_sdram1 AXI Write
    • Puerto de comando 4: f2h_sdram2 comandos de lectura AXI
    • Puerto de comando 5: comandos f2h_sdram2 AXI Write

    Resolución

    Esta información se incluye a partir de la versión 15.1 del Manual Arria® V y Cyclone® V.

    Productos relacionados

    Este artículo se aplica a 5 productos

    FPGA SoC Arria® V ST
    FPGA SoC Arria® V SX
    FPGA de sistema integrado en chip Cyclone® V SE
    FPGA de sistema integrado en chip Cyclone® V ST
    FPGA de sistema integrado en chip Cyclone® V SX

    Descargo de responsabilidad

    1

    Todas las publicaciones y el uso de los contenidos de este sitio están sujetos a los Términos de uso de Intel.com.

    El contenido de esta página es una combinación de la traducción humana y automática del contenido original en inglés. Este contenido se ofrece únicamente para su comodidad como información general y no debe considerarse completa o precisa. Si hay alguna contradicción entre la versión en inglés de esta página y la traducción, prevalecerá la versión en inglés. Consulte la versión en inglés de esta página.