ID del artículo: 000079490 Tipo de contenido: Información y documentación sobre productos Última revisión: 16/03/2023

¿Cómo se comporta la Intel FPGA IP PLL cuando se alterna el puerto areset y existe un requisito para cuando se puede alternar a continuación?

Entorno

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

En el borde de ascenso (consangre) del pin de ajuste del ciclo bloqueado por fase (PLL), todos los contadores PLL se borran y el costo total de propiedad se establece en una frecuencia de centro nominal.  Para garantizar el funcionamiento correcto del PLL hay una máquina de estado que opera desde el reloj de entrada al PLL (refclk) para controlar la sincronización de los restablecimientos internos.

La máquina de estado comienza el proceso de sacar la PLL del reinicio desde el borde de descenso del conjunto.  Este proceso requiere 1024 ciclos de refclk para completarse.  Cualquier borde de ascenso de areset será subsanado durante estos ciclos de refclk de 1024 y la PLL no se restablecerá.

Resolución

No reubicar el areset dentro de 1,024 ciclos de refclk de que se desconjunte.

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