ID del artículo: 000078585 Tipo de contenido: Resolución de problemas Última revisión: 27/03/2023

¿Por qué mi controlador basado en DDR3 UniPHY en Quartus® II 12.0SP2 tiene un bajo consumo de contenido avl_ready?

Entorno

  • Edición de suscripción de Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    En la versión 12.0SP2 del software Quartus® II, el seguimiento de DQS está habilitado para los controladores DDR3 que funcionan por encima de 533 MHz en Stratix® V y a 450 MHz en Arria® V. Cuando se activa el seguimiento de DQS, se crea un administrador de seguimiento de secuenciador (sequencer_trk_mgr.sv) para controlar el seguimiento.

    Hay un problema en el archivo sequencer_trk_mgr.sv, donde la señal de cfg_num_dqs es solo 3 bits y puede admitir hasta 7 grupos DQS. En el caso de las interfaces DDR3 de 64 bits (grupos de 8 DQS) o de 128 bits (16 grupos DQS), el administrador de pistas del secuenciador se bloqueará, causando que la avl_ready de señal Avalon lista para bus se conste bajo.

     

     

    Resolución

    Este problema se corrigió en Intel® Quartus® versión 12.1 del software Prime.

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