¿Por qué las señales xgmii_rx_dc[71:0] y xgmii_rx_clk no se sincronizan con las rx_coreclkin durante la simulación de la PI de PHY 10GBASE-R en dispositivos Stratix® V GX cuando se utiliza el software Quartus® II v12.0?

Debido a un error en el modelo de simulación 10GBASE-R PHY del software Quartus® II versión 12.0, las señales de xgmii_rx_dc[71:0] y xgmii_rx_clk no se sincronizan con rx_coreclkin.

Para solucionar este problema, utilice los modelos de simulación PHY 10GBASE-R no cifrados en el siguiente método:

1. Abra el archivo altera_xcvr_10gbaser.sv System Verilog en la carpeta <instance_name>_sim\altera_xcvr_10gbaser con un editor de texto.
2. Añada la línea comentada en el siguiente ejemplo:
   sv_xcvr_10gbaser_nr #(
   .num_channels (num_channels),
   .operation_mode (operation_mode),
   .sys_clk_in_mhz (mgmt_clk_in_mhz),
   .ref_clk_freq (ref_clk_freq),
   .rx_use_coreclk (rx_use_coreclk), //añada esta línea
   .pll_type (pll_type),
   . RX_LATADJ (rx_latadj),
   . TX_LATADJ (tx_latadj))
3. Abra el archivo msim_setup.tcl en la carpeta <Instance_name>_sim\\mentor.
4. Comentar todas las líneas con "mentor" en el camino.

Para utilizar el modelo de simulación de System Verilog actualizado en simulación de lenguaje mixto, necesita una licencia ModelSim de lenguaje mixto.

Este problema se corrigió en el software Quartus II v12.0.