ID del artículo: 000078192 Tipo de contenido: Resolución de problemas Última revisión: 12/04/2023

¿Por qué recibo una infracción de tiempo de período mínimo en el controlador DDR3 SDRAM basado en UniPHY en un dispositivo Stratix® V?

Entorno

  • Edición de suscripción de Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Es posible que vea una concepción de período mínima en address o command data-path en el software Quartus® II versión 11.1SP2 y anteriores si el diseño de interfaz de memoria DDR3 SDRAM basado en UniPHY en un dispositivo Stratix® V se combina con la lógica del usuario que tiene registros llenos en la periferia.

    Resolución

    Este problema se corrigió a partir de la versión 12.0 del software Quartus® II.

    Productos relacionados

    Este artículo se aplica a 4 productos

    FPGA Stratix® V GT
    FPGA Stratix® V E
    FPGA Stratix® V GS
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    Descargo de responsabilidad

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