Puede encontrar el error anterior si su canal de transceptor está configurado para una velocidad de datos que supera los 13,2 Gbps en un dispositivo de grado de velocidad -1 FORV Stratix® V.
Esto se debe a que el software Quartus® II utiliza la PLL ATX inferior de un banco de transceptores de forma predeterminada. La velocidad de datos máxima admitida por ATX PLL para un PLL ATX inferior es de 13,2 Gbps en un dispositivo de grado de velocidad de -1 STRATIX® V.
Para solucionar este problema, puede colocar manualmente el ATX PLL en la ubicación superior del banco del transceptor. A continuación, se muestra un ejemplo de restricción QSF.
set_location_assignment LCPLL_X0_Y24_N57 -to "llp0:inst|altera_xcvr_low_latency_phy:llp0_inst|sv_xcvr_low_latency_phy_nr:sv_xcvr_low_latency_phy_nr_inst
|sv_xcvr_10g_custom_native:sv_xcvr_10g_custom_native_inst|sv_xcvr_plls:sv_xcvr_native_insts0].
gen_bonded_group_plls.gen_tx_plls.tx_plls|pll[0].pll.atx_pll.tx_pll"
En la parte superior e inferior del archivo ATX PLL se puede encontrar el resultado de quartus® II Chip Desenlazador.
Este problema se resolverá en el software Quartus® II versión 15.1.