Problema crítico
Sí, el requisito de espaciado de ATX PLL a fPLL para los transceptores L- y H-tiles se aplica cuando se utilizan perfiles de configuración en dispositivos Stratix® 10.
Si los componentes ATX PLL y FPLL adyacentes utilizan la característica de perfil de configuración para reconfigurarse a velocidades de datos diferentes, debe comprobar manualmente que se cumpla el requisito de espaciado de ATX PLL a fPLL para todas las combinaciones de perfiles de configuración.
El software Quartus® Prime produce una advertencia crítica cuando el perfil predeterminado de ATX PLL y fPLL viola el requisito de espaciado de ATX PLL a fPLL. A continuación se muestra un ejemplo de advertencia crítica.
Advertencia crítica (18499): FPLL <Gen_LHDx0.LHDx0|Gen_FPLL. Gen_FPLLUSR0. FPLL_i0|xcvr_fpll_s10_htile_0|fpll_inst > están demasiado cerca de ATX PLL <Gen_LHDx1.LHDx1|Gen_ATXPLL. Gen_ATXUSR0. ATXPLL_i0|xcvr_atx_pll_s10_htile_0|ct1_atx_pll_inst>.
FPLL con frecuencias VCO dentro de 50 MHz de ATX PLL adyacente debe estar separada por un FPLL. Modifique las restricciones de ubicación de FPLL en el Editor de asignaciones para que los fPLLs estén al menos separados por un PLL ATX.
Sin embargo, en el siguiente ejemplo, el software Quartus® Prime no generará ninguna advertencia crítica porque los perfiles predeterminados cumplen con la regla de frecuencia VCO para el espaciado de ATX PLL a fPLL.
El fPLL está restringido a la ubicación HSSICR2CMUFPLL_2T4DB
Perfil 0 = 10G3 (predeterminado en tiempo de compilación)
Perfil 1 = 12G5
El PLL ATX está restringido a la ubicación HSSICR2PMALCPLL_2T4DB
Perfil 0 = 10G3
Perfil 1 = 12G5 (predeterminado en tiempo de compilación)
El requisito de espaciado de Intel® Stratix® 10 L- y H-Tile ATX PLL a fPLL está documentado en el "3.1.1.1. Sección "Requisitos de espaciado de ATX PLL a fPLL" de la guía de usuario de PI PHY del transceptor L- y H-Tile Intel® Stratix® 10.