Ocasionalmente, la PI de Hard IP de E-Tile para Ethernet puede transmitir palabras duplicadas o reordenadas después del encendido cuando se utiliza en Intel® Stratix® 10 o Intel Agilex® 7 dispositivos si la PI dura E-Tile para Ethernet se encuentra en un bucle con bloqueo de fase de canal AIB (PLL) sincronizado, configuración de agente de host con varias canalidades y no se ha seguido la secuencia de reinicio de inicialización.
Para abrir de manera confiable su PLL de canal AIB sincronizado, con múltiples canales, con el maestro-esclavo configurado E-Tile Hard IP para la PI de Ethernet, debe implementar la siguiente secuencia.
1. Afirme i_sl_csr_rst_n[3:0] y i_reconfig_reset.
2. Espere hasta que la señal de aib_pll_lock AIB PLL del canal afirme.
3. Desafiar las señales i_sl_csr_rst_n[master_channel] y i_reconfig_reset.
4. Espere 10 ms.
5. Desafiar la señal i_sl_csr_rst_n[slave_channels].
El requisito de secuenciar la degradación del canal host-agent i_sl_csr_rst_n[3:0] se agregará a una revisión futura de la Guía del usuario de PHY Intel® FPGA IP E-Tile Hard IP para Ethernet y E-Tile CPRI.