Es posible que vea un reloj de calibración del transceptor PreSICE de frecuencia incorrecta en Stratix® 10 dispositivos si el software Quartus® Prime ha almacenado en caché una versión anterior de su asignación de archivos de configuración de OSC_CLK_1 Quartus (QSF).
Un PLL dentro del FPGA recibe el reloj del pin del OSC_CLK_1 y proporciona un reloj de calibración de 250 MHz a PreSICE. Este reloj calibra todos los Stratix® 10 PLL ATX de dispositivos L-Tile y H-Tile, fPLL, PLL CDR/CMU y PMA.
La fuente de reloj y la frecuencia se eligen en la GUI de opción de pin y dispositivo del proyecto de Quartus® Prime Software o en la asignación de ejemplo de archivo QSF a continuación.
set_global_assignment -name DEVICE_INITIALIZATION_CLOCK OSC_CLK_1_125MHz
Si ha cambiado recientemente la configuración de Fuente de reloj de configuración en el software Quartus Prime, es posible que el software Quartus® Prime almacene en caché una versión anterior. Esto puede resultar en un reloj de calibración de frecuencia incorrecto, lo que puede resultar en una mayor tasa de error de bits (BER) en su canal de transceptor del dispositivo H-Tile o H-Tile de 10 Stratix®.
Para evitar este problema, puede limpiar la base de datos del software Quartus® Prime después de haber cambiado la configuración de origen de reloj de configuración. Puede hacerlo utilizando los menús del software Quartus® Prime como se muestra a continuación.
Project > Clean Project > todas las revisiones
A continuación, debe volver a compilar su proyecto de Quartus® Prime Software.