You may see a larger-than-expected tRCD delay in DDR3 UniPHY quarter-rate memory controllers when the transactions are generated by the controller clock, which is running at a quarter of the memory clock rate (1 ctl_clk = 4 mem_ck). The controller has the ability to issue 2 commands per controller clock, one-row commands like ACTIVATE or PRECHARGE and one-column command like WRITE or READ. When tRCD is 11 that refers to 11 mem_ck or 2.75 (11/4) ctl_clk. This value is rounded up to 3 ctl_clk or 12 mem_ck. Additionally, each controller clock can be divided into four phases, a phase for each mem_ck cycle occurring per controller clock. The controller is designed to send row commands during phase one and column commands during phase three of each controller clock cycle. This adds an additional 2 mem_ck of delay to tRCD. For this example, the final delay for tRCD is 12 2 or 14 mem_ck.Why is tRCD larger than expected with my DDR3 UniPHY controller?
Puede observar un retraso tRCD mayor al esperado en los controladores de memoria DDR3 UniPHY a una velocidad de un cuarto cuando las transacciones son generadas por el reloj del controlador, que se ejecuta a una cuarta parte de la velocidad de reloj de la memoria (1 ctl_clk = 4 mem_ck).
El controlador tiene la capacidad de emitir 2 comandos por reloj del controlador, comandos de una fila como ACTIVATE o PRECHARGE y comandos de una columna como WRITE o READ. Cuando tRCD es 11, eso se refiere a 11 mem_ck o 2.75 (11/4) ctl_clk.
Este valor se redondea a 3 ctl_clk o 12 mem_ck. Además, cada reloj de controlador se puede dividir en cuatro fases, una fase para cada ciclo de mem_ck que ocurre por reloj de controlador. El controlador está diseñado para enviar comandos de fila durante la fase uno y comandos de columna durante la fase tres de cada ciclo de reloj del controlador. Esto añade 2 mem_ck adicionales de retraso a tRCD. En este ejemplo, el retraso final para tRCD es de 12, 2 o 14 mem_ck.