ID del artículo: 000077104 Tipo de contenido: Resolución de problemas Última revisión: 21/08/2023

¿Por qué tRCD es más grande de lo esperado con mi controlador DDR3 UniPHY?

Entorno

  • Edición de suscripción de Intel® Quartus® II
  • Controlador DDR3 SDRAM con UniPHY FPGA IP Intel®
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Puede observar un retraso tRCD mayor al esperado en los controladores de memoria DDR3 UniPHY a una velocidad de un cuarto cuando las transacciones son generadas por el reloj del controlador, que se ejecuta a una cuarta parte de la velocidad de reloj de la memoria (1 ctl_clk = 4 mem_ck).

    Resolución

    El controlador tiene la capacidad de emitir 2 comandos por reloj del controlador, comandos de una fila como ACTIVATE o PRECHARGE y comandos de una columna como WRITE o READ. Cuando tRCD es 11, eso se refiere a 11 mem_ck o 2.75 (11/4) ctl_clk.

    Este valor se redondea a 3 ctl_clk o 12 mem_ck. Además, cada reloj de controlador se puede dividir en cuatro fases, una fase para cada ciclo de mem_ck que ocurre por reloj de controlador. El controlador está diseñado para enviar comandos de fila durante la fase uno y comandos de columna durante la fase tres de cada ciclo de reloj del controlador. Esto añade 2 mem_ck adicionales de retraso a tRCD. En este ejemplo, el retraso final para tRCD es de 12, 2 o 14 mem_ck.

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