ID del artículo: 000076903 Tipo de contenido: Resolución de problemas Última revisión: 21/12/2022

¿Los relojes y los restablecimientos en la lógica del usuario deben estar sincronizados hasta que se complete el proceso de configuración en Intel® Stratix® 10 dispositivos?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Después de que el dispositivo Intel® Stratix® 10 complete la configuración y entre en modo de usuario, deberá implementar una secuencia de reinicio antes de ejecutar la aplicación. Una vez completada la etapa de configuración, no se espera que las funciones del dispositivo Intel Stratix 10 entren en modo de usuario simultáneamente. Cuando el dispositivo entra en modo de usuario, un reloj en ejecución libre podría causar una condición de carrera de reloj entre las lógicas del usuario que corrompe las condiciones iniciales del dispositivo.

    Resolución

    Para evitar este evento, Intel recomienda que cree un diseño con la PI de Restablecimiento del usuario y Puerta de reloj Intel Stratix 10 FPGA con su propia lógica de usuario para desactivar la puerta del reloj del usuario y desactivar la señal de restablecimiento global, como se muestra en la Figura 1. Utilice la Puerta de reinicio y reloj del usuario Intel Stratix 10 FPGA núcleo IP para desafiar la señal del puerto user_reset para anular la puerta del reloj del usuario. Luego, cree su propia lógica para desafiar la señal de restablecimiento global después de que haya anulado la puerta al Reloj del usuario.

    Tenga en cuenta que el reloj de ejecución libre es un reloj de origen externo, mientras que el reloj del usuario es un reloj que reloj de la lógica del usuario en el FPGA. El reloj del usuario también podría ser un reloj en ejecución gratuito o un reloj generado con bloqueo de fase (PLL).

    Se espera que solo se necesite una sola instancia de IP para desactivar todos los relojes de usuario, mientras que la señal de restablecimiento global se debe utilizar para liberar/desactivar el restablecimiento en múltiples dominios. Si el diseño tiene varios dominios de restablecimiento, asegúrese de que la señal de restablecimiento global se mantenga el tiempo suficiente para que la señal se propague a todos los dominios antes de desafiar.

    Figura 1. Diagrama de bloques de reinicio y reloj del usuario

    Nota: No utilice el puerto user_clkgate del IP de 10 FPGA de la Puerta de reloj y reinicio del usuario Intel Stratix 10.

     

    Demora de desajuste recomendada para user_reset señal mediante el uso de la PI de puerta de reloj y reinicio del usuario Intel Stratix 10 FPGA y el retraso de anulación de la señal de reinicio global

    El retraso de desalentación de señal user_reset debe ser más de un ciclo de reloj del usuario . Puede obtener el retraso deseado introduciendo el valor de Demora de desajuste en la PI de Restablecimiento del usuario y Puerta de reloj Intel Stratix 10 FPGA. Los valores posibles para el parámetro de demora de desajuste en el restablecimiento del usuario y la puerta de reloj Intel Stratix 10 FPGA IP pueden variar de 0 ns a 65,535 ns. Debe crear un sincronizador utilizando la técnica anti metastable estándar en su interior:

    1. La lógica del usuario para unir el reloj del usuario para sincronizar la señal user_reset con respecto al reloj en ejecución gratuito.
    2. La lógica de usuario para desafiar el restablecimiento global para sincronizar la señal user_reset con respecto al reloj del usuario.

    El retraso en la desalentación de señal de reinicio global debe ser suficiente para que la señal de restablecimiento global vuelva a aparecer en la lógica de restablecimiento global en su sistema después de que se esté ejecutando User Clock. Cree su propia lógica de usuario para desafiar la señal de restablecimiento global después de que se desafieste user_reset y se esté ejecutando User Clock. También debe sincronizar la señal de reinicio global con respecto al reloj del usuario utilizando técnicas anti metastables estándar.

     

    Figura 2. Diagrama de tiempo de reinicio y sincronización del reloj

    Esta información está documentada en la guía de usuario de configuración Intel Stratix 10 más reciente para Intel® Quartus® Prime Pro Edition Software v19.1.

     

     

     

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