Sí, debido a un problema conocido en la versión 20.4 del software Intel® Quartus® Prime Pro Edition y versiones anteriores, es posible que la salida master_reset del componente JTAG a Avalon Master Bridge sea inestable y que cree restauraciones de restablecimiento de unidades cuando se utiliza en Intel® Stratix® 10 FPGA o Intel Agilex® 7 dispositivos.
Esto se debe a que la lógica JTAG que produce este resultado de restablecimiento asincrónico no se restablece después de la configuración y, dado que se desconocía el estado inicial del registro, el comportamiento de esta salida de restablecimiento es varíe después de la configuración del dispositivo.
No utilice la salida master_reset del JTAG para Avalon PI de puente maestro como fuente de restablecimiento a ninguna lógica al utilizar los dispositivos Intel® Stratix® 10 FPGA o Intel Agilex® 7.