Cuando se dirigen a los dispositivos Intel® Arria® 10, Intel® Cyclone® 10 GX o Intel® Stratix® 10, los componentes de ejemplo de diseño ip JESD204B (IOPLL/Core PLL y ATX PLL) comparten la misma frecuencia de reloj de referencia con el reloj de referencia CDR.
Es posible que vea errores en la Intel® Quartus® Software Prime Pro Edition v17.0 o posterior durante la generación de ejemplo o compilación de ejemplos de diseño ip de JESD204B. Esto se debe a que la frecuencia de reloj de referencia seleccionada no es válida para otros componentes de ejemplo de diseño.
A continuación, se incluyen ejemplos de mensajes de error que podrían verse:
Error: altjesd_ed_qsys_RX_TX_xcvr_atx_pll_0.xcvr_atx_pll_0: "N counter" (atx_pll_ref_clk_div) 0 está fuera del rango: 1-2, 4, 8
Error: altjesd_ed_qsys_RX_TX_xcvr_atx_pll_0.xcvr_atx_pll_0: "Frecuencia del reloj de referencia del modo automático PLL (entero)" (set_auto_reference_clock_frequency) 34,5 está fuera del rango
Error: qsys-generate falló con el código de salida 3
Error: altjesd_ed_qsys_RX_TX_core_pll.core_pll: Error al calcular los valores desplegables de frecuencia del contador de salida 0: Error al recuperar la lista de frecuencias.
Error: altjesd_ed_qsys_RX_TX_core_pll.core_pll: La frecuencia del reloj de referencia 780.878049 está fuera del rango legal (10.0:750.0)
Error: altjesd_ed_qsys_RX_TX_core_pll.core_pll: "Frecuencia de reloj de referencia" (gui_reference_clock_frequency) 780.878049 está fuera del rango: 10.0-750.0
Para evitar este problema, elija otra frecuencia de reloj de referencia de la lista desplegable Frecuencia de reloj de referencia PLL/CDR en el editor de parámetros IP JESD204B y regenerar el ejemplo de diseño.