En el diseño de ejemplo de JESD204B, dirigido a dispositivos Intel® Arria® 10 o Intel® Stratix® 10, el componente ATX PLL comparte la misma frecuencia de reloj de referencia con la frecuencia de reloj CDR.
Para el modo dúplex (ruta de datos: dúplex), puede seleccionar un reloj de referencia válido en el menú desplegable Frecuencia de reloj de referencia PLL/CDR en el editor de parámetros de IP.
Para el modo TX simplex (ruta de datos: transmisor), el menú desplegable no está disponible para la selección. La generación de diseño de ejemplo tomará la frecuencia de reloj de referencia válida anterior de la lista desplegable. Esto puede causar un error durante el ejemplo, la generación del diseño.
Para evitar este error para la generación de diseño de ejemplo de TX simplex, siga la secuencia siguiente al configurar los parámetros IP JESD204B:
Ingrese la velocidad de datos deseada.
Elija un reloj de referencia válido de la lista desplegable frecuencia de reloj de referencia PLL/CDR**.
Seleccione La ruta de datos: Transmisor
Configure el resto de los parámetros.
** Consulte la hoja de datos del dispositivo Intel Arria® 10/Intel® Stratix® 10 para obtener un rango válido de frecuencias de reloj de referencia para el dispositivo ATX PLL.
Este problema se corrigió a partir de Intel® Quartus® versión 17.1 del software Prime Pro.