Problema crítico
Cuando se utiliza el ejemplo de diseño de transmisión por núcleo IP Intel® Stratix® 10 SerialLite III, se puede ver el siguiente error de fPLL dependiendo de la frecuencia de reloj de referencia del transceptor que se utilice.
Error: altera_sl3_fpll.altera_sl3_fpll: Incumplimiento de los límites de K para el modo automático. La ocurrencia más común de este error es cuando la combinación de frecuencia de refclk y salida se puede consternar en modo entero, y el usuario ha seleccionado el modo fraccionario.
Para evitar este problema, modifique y vuelva a generar manualmente el archivo altera_sl3_fpll.ip.
Con Qsys, abra y edite el archivo FPLL de diseño de ejemplo que se encuentra en:
\ed_synth\altera_sl3_fpll.ip
Desmarca la opción "Habilitar modo fraccionario" , vuelve a generar la PI y vuelve a compilar.
Este problema se corrigió en la versión 17.1 del software Intel® Quartus® Prime.