ID del artículo: 000076486 Tipo de contenido: Resolución de problemas Última revisión: 17/01/2023

Cuando se utiliza el hard IP Intel® Arria® 10 PCIe en cvP o en modo autónomo, se pueden recalibrar los PLLs o los transceptores en el modo de usuario si el reloj de referencia no es estable durante el encendido.

Entorno

  • Intel® Quartus® Prime Pro Edition
  • Hard IP Arria® 10 Cyclone® 10 Intel® para PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Cuando se utiliza el HARD IP Intel® Arria® 10 PCIe en cvP o en modo autónomo, es un requisito que el reloj de referencia DE PCIe sea estable desde el encendido o estable desde el punto en que se habilita antes de la liberación del nPERST#.

    El reloj de referencia de PCIe no debe ser inestable durante la fase de bloqueo de fase (PLL) de HARD IP de PCIe o la fase de calibración del transceptor.
     

    Resolución

    No es posible insociar una reutilización del modo de usuario de los transceptores si esto sucede.

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    Este artículo se aplica a 5 productos

    FPGA de SoC y FPGA Intel® Arria® 10
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