ID del artículo: 000076251 Tipo de contenido: Resolución de problemas Última revisión: 28/11/2023

¿Por qué la configuración de bit de configuración del reloj de ranura del Avalon® -ST Intel® Stratix® 10 IP duro para PCI Express y Avalon® -MM Intel® Stratix® 10 IP duro para PCI Express es siempre 0, independientemente de la configuración...

Entorno

    Intel® Quartus® Prime Pro Edition
    Hard IP Avalon-MM Intel® Stratix® 10 para PCI Express*
    Hard IP Avalon-ST Intel® Stratix® 10 para PCI Express*
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problema crítico

Descripción

Debido a un problema con la Avalon® IP dura -ST Intel® Stratix® 10 para PCI Express y Avalon® -MM Intel® Stratix® 10 IP dura para PCI Express en Intel® Quartus® software Prime Pro Edition versión 19.4, el bit de configuración del reloj de ranura (bit 12) en el registro de estado de enlace de PCI Express siempre se establece en 0. Este problema se puede ver tanto en la simulación como en el hardware.

Resolución

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