ID del artículo: 000076240 Tipo de contenido: Resolución de problemas Última revisión: 14/02/2023

¿Por qué falla la simulación VCS* para el ejemplo de testbench de diseño de la variante de PI de Intel® Stratix® 10 FPGA 25G Ethernet con las opciones PTP, RSFEC y VHDL seleccionadas?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • Ethernet FPGA IP Intel® de 25G
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descripción

    Debido a un problema en la versión 19.3 y anterior del software Intel® Quartus® Prime Pro Edition, la simulación VCS* del diseño de ejemplo de la versión de testbench de Ethernet 25G Intel® Stratix® 10 FPGA la variante IP con PTP, RSFEC y VHDL seleccionada fallará en VCS con "error de resolución de referencia de módulo cruzado".

     

     

    Resolución

    Para solucionar este problema, realice los pasos siguientes:

    1.) Navegue hasta el directorio "example_testbench/" del diseño de ejemplo

    2.) Abra el archivo "basic_avl_tb_top.sv"

    3.) Línea 40 para comentar:

                defparam singleport1588_s10gxt_inst.s10_top.alt_e25s10_0.SIM_SHORT_AM = 1'b1;

    4.) Vuelva a compilar la simulación

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    Este artículo se aplica a 1 productos

    FPGA de SoC y FPGA Intel® Stratix® 10

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