¿Por qué veo advertencias de ajustador o de analizador de temporización acerca de relojes faltantes o de insoportátorios cuando se utiliza la PI de interfaz de memoria externa basada en UniPHY en un proyecto de diseño de plataformas (anteri...

En el archivo .qip del proyecto de la diseñadora de plataformas (anteriormente Qsys), es posible que los archivos Sdc de pi de la memoria externa De UniPHY no estén en el orden correcto y esto puede ser un motivo para advertencias de reloj ausentes o de reloj de inicio o advertencias críticas. Por lo general, esto se ve cuando se utiliza la PI de UniPHY con el bucle bloqueado por fase (PLL) y el bucle bloqueado por demora (DLL) compartido entre dos interfaces.

Dos posibles alternativas son:

1. Incluya los archivos sdc en el archivo Qsys .qip y agréguelos en el orden requerido en la configuración del proyecto Quartus -> Timing Analyzer- > archivos SDC que se incluyan en el proyecto.
2. Modifique el archivo Qsys .qip para poner los archivos sdc en el orden requerido.

Para cada instancia de IP de UniPHY, coloque el archivo _p0.sdc delante de los otros archivos sdc de esa PI de UniPHY.

Para que el flujo de sincronización compartida del reloj funcione correctamente, el orden de archivos .qip (y por lo tanto, los archivos sdc de temporización) debe ser tal que los archivos sdc maestros estén enumerados antes que cualquier archivo sdc esclavo asociado.

Para obtener más información, consulte la sección "The DLL and PLL Sharing Interface" (Interfaz compartida de DLL y PLL) en el capítulo Functional Description ( UniPHY), volumen 3 del Manual de interfaz de memoria externa.

Este problema se corrigió a partir de la versión 12.0 del software Quartus® II.