Debido a un problema con el software Intel® Quartus® Prime versión 21.2 y anteriores, la gmii16b_rx_latency de la señal de salida de Intel® FPGA IP PHY de velocidad múltiple de Ethernet de 1G/2,5G/5G/10G puede potencialmente desviarse entre 0 (min.) y 0x3FFFFF (máx.) cuando el reloj Tx (tx_serial_clk), el reloj Rx (rx_cdr_refclk), el reloj de referencia del canal de datos Tx del socio del enlace y los latency_measure_clk recomendados de 80 MHz del núcleo IP comparten una fuente de reloj común.

Como resultado, las marcas de tiempo Rx generadas no son precisas y la demora/compensación medida es mucho mayor de la esperada en las aplicaciones de IEEE 1588. Sin embargo, la señal de gmii16b_tx_latency no se ve afectada por este problema. Este problema solo afecta las operaciones de 1G y 2,5 G IEEE 1588. Las operaciones de 5G y 10G IEEE 1588 no se ven afectadas.

Modifique la frecuencia de reloj del núcleo IP latency_measure_clk de 80 MHz a 79,98 MHz o 80,02 MHz para evitar este problema.

Esta modificación también se puede aplicar a la frecuencia de reloj de muestreo de 80 MHz del sincronizador TOD Intel® FPGA IP y lo hará
no afectar la precisión de la marca de tiempo PTP.

Este problema se corrigió a partir de la Intel® Quartus® versión 21.4 del software Prime Pro Edition.