ID del artículo: 000075516 Tipo de contenido: Resolución de problemas Última revisión: 19/06/2023

¿Por qué L-/H-Tile Avalon® streaming IP para PCI Express genera una interrupción MSI cuando no se afirma ni el msi_enable bit del Registro de control de mensajes MSI ni el bit Bus Master Enable del Registro de comandos PCI?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • Hard IP Avalon-ST Intel® Stratix® 10 para PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    La PI de transmisión de Avalon® L-/H-Tile para PCI Express no verifica el estado ni del bit MSI Enable del registro de control de mensajes MSI ni del bit Bus Master Enable del Registro de comandos PCI, y generará una sola TLP de escritura de memoria d apta para señalar una interrupción MSI en el enlace PCI Express cada vez que se haga valer app_msi_req señal.

    Resolución

    Para evitar este problema, la lógica de la aplicación del usuario debe validar el estado de los bits Habilitar MSI y Habilitar maestro de bus antes de hacer valer app_msi_req señal.

    Esta información se agregó a la versión 2021.09.17 de la IP L- y H-tile Avalon® Streaming y Virtualización de E/S raíz única (SR-IOV) para la Guía del usuario de PCI Express.

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