¿Por qué mi diseño, incluyendo una IP de transmisión de R-Tile Avalon para PCI Express*, no pasa con éxito por la reconfiguración o la operación de actualización de CVP?

Debido a un problema en la versión 21.2 del software Quartus® Prime Pro Edition, puede experimentar un error al reconfigurar o realizar una actualización CVP en su dispositivo si no hay una señal de reloj de funcionamiento libre estable en los pines del reloj de referencia (REFCLK_GXR[R,L [14A,14C,15A,15C]_CH[0,1]P) del R-Tile antes de pasar por el proceso de reconfiguración.

El problema no afectará a su dispositivo durante el primer proceso de configuración, incluso si no hay una señal de reloj de funcionamiento libre estable en los pines del reloj de referencia (REFCLK_GXR[R,L [14A,14C,15A,15C]_CH[0,1]P).

Para evitar este problema, proporcione una señal de reloj de funcionamiento libre estable en los pines de reloj de referencia (REFCLK_GXR[R,L [14A,14C,15A,15C]_CH[0,1]P) del R-Tile antes de iniciar una operación de reconfiguración del dispositivo.

Esta información se agregó en la Guía del usuario de configuración de Agilex™.