La opción de uso compartido de reloj de los controladores múltiples permite que los controladores compartan los relojes PHY estáticos entre varios controladores que se ejecutan en la misma frecuencia y deben compartir el mismo reloj de referencia de bucle bloqueado por fase (PLL).
Sin embargo, existe una limitación si desea habilitar esta característica en Cyclone® familia de dispositivos III y Cyclone IV.
- Para el diseño con dos instancias ALTMEMPHY, todavía se utilizarán dos PPL.
Esto se explica en el siguiente artículo de knowlegde:
¿Puedo compartir una sola PLL para dos instancias de ALTMEMPHY en mi diseño?
- Para el controlador de memoria basado en ALTMEMPHY, PLL debe alimentarse con su pin de entrada dedicado totalmente compensado para reducir la inestabilidad y esta es una de las suposiciones del modelo de sincronización para PLL y red de reloj.
"La señal de reloj de entrada de referencia al PLL debe ser impulsada por el pin de entrada de reloj dedicado situado al lado del PLL, o de la señal de salida del reloj desde el PLL adyacente. Para minimizar la inestabilidad del reloj de salida, el pin del reloj de entrada de referencia al ALTMEMPHY PLL no se debe enrutar a través del núcleo utilizando redes de reloj globales o regionales".
- los dispositivos Cyclone III y Cyclone IV no tienen una entrada de reloj dedicada totalmente recompensada que pudiera alimentar dos PPL.
Dicha red de reloj PLL solo está disponible en la familia de dispositivos Arria® II GX, Stratix® III y Stratix® IV.
Dispositivo Arria II GX
- CLK[8.11] para PLL_5 y PLL_6
dispositivo Stratix III, Stratix IV
- CLK[0.3] para PLL_L2 y PLL_L3
- CLK[4.7] para PLL_B1 y PLL_B2
- CLK[8.11] para PLL_R2 y PLL_R3
- CLK[12.15] para PLL_T1 y PLL_T2
Por estas razones, no se debe utilizar el uso compartido de reloj de varios controladores en Cyclone familia de dispositivos III y Cyclone IV.
Considere la posibilidad de tener una entrada de reloj separada para cada controlador de memoria en Cyclone dispositivo III y Cyclone IV.