ID del artículo: 000075216 Tipo de contenido: Resolución de problemas Última revisión: 03/08/2022

¿Por qué la señal rx_freqlocked se sufríe en estado de desubicada después de Cyclone® reconfiguración de PLL del transceptor IV GX? ¿Cuáles son los pasos correctos para la reconfiguración PLL del transceptor IV GX Cyclone?

Entorno

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

Rx_freqlocked señal puede obtener un estado de desenfrenado (bajo), después de Cyclone® reconfiguración dinámica de ciclo bloqueado por fase (PLL) del transceptor IV GX, a pesar de que la tx_clkout y rx_clkout han cambiado a una frecuencia correcta. Restablecer los transceptores o MPLL no resuelve el problema.

Es posible que vea este problema cuando intenta volver a configurar una configuración de MPLL a otra con un valor de contador M diferente. Por ejemplo, es posible que vea este problema, si la configuración de parámetros MPLL estáticos tiene el valor del contador M de 5 y vuelve a configurar el MPLL con una configuración del contador M de 25. Este problema no se ve si la configuración de los parámetros MPLL estático y REconfigurado tiene el mismo valor del contador M.

Debido a un error en el software, una de las señales de entrada al parador Desarmpsor de LAC no se está actualizando correctamente después de la reconfiguración de PLL.

 

Resolución

Este problema se puede corregir mediante la realización de la reconfiguración del canal después de la reconfiguración PLL para actualizar las señales de entrada DE DEscontinuación DE A2012.

Para solucionar este problema, siga estos pasos:

  1. Durante la reconfiguración de PLL del transceptor, sostenga el transceptor en el reinicio afirmando las señales tx_digitalreset, rx_digitalreset y rx_analogreset.
  2. Realizar Reconfiguración de PLL para actualizar MPLL con archivos MIF PLL.
  3. Realizar Reconfiguración del canal y actualización del transceptor con los archivos GXB Reconfig MIF. Si tiene varias instancias de canal conectadas al mismo MPLL, realice la reconfiguración del canal en cada canal.
  4. Desafiar tx_digitalreset y rx_analogreset.
  5. Al rx_freqlocked desastroso (alta), espere al menos un período de 4us y, a continuación, desafiar rx_digitalreset.

Notas:
Para el software Quartus® II v11.0: puede utilizar el software directamente e implementar esta solución (la reconfiguración de PLL se seguido de la reconfiguración del canal).
Para el software Quartus II v10.1SP1: antes de implementar esta solución, instale el parche 1.03, vuelva a generar el archivo de componente ALTGX_RECONFIG y vuelva a realizar la compilación para generar el archivo GXB MIF.
Para la versión 10.1 del software Quartus II: Antes de implementar esta solución, instale el parche 0.36, vuelva a generar el archivo de componente de ALTGX_RECONFIG y vuelva a realizar la compilación para generar el archivo GXB MIF.
Para las versiones anteriores del software Quartus II: mueva su diseño a 11.0, vuelva a generar el archivo de componente ALTGX_RECONFIG, realice una nueva compilación para generar el archivo GXB MIF e implemente los pasos que se indican en esta solución.

Parche 1.03 para la versión 10.1SP1 del software Quartus II

Parche 0.36 para la versión 10.1 del software Quartus II

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