When expanding the above error message in the Quartus® II software, you might get the following error message when targeting a Stratix® V, Arria® V, and Cyclone® V device: Error (177020): The PLL reference clock input pin <pin name> was not placed in a dedicated input pin that can reach fractional PLL <PLL name> This error message pair is generated when trying to directly feed a fractional PLL with a CLKn pin. Place a clock contol block (ALTCLKCTRL megafunction) between the CLKn pin and the input port of the PLL as shown in the example below: Example:Error (175001): Could not place fractional PLL <PLL name>
Al ampliar el mensaje de error anterior en el software Quartus® II, podría recibir el siguiente mensaje de error al dirigirse a un dispositivo Stratix® V, Arria® V y Cyclone® V:
Error (177020): El pin de entrada de reloj de referencia PLL <pin name> no se ubicó en un pin de entrada dedicado que pueda alcanzar el nombre fraccionado PLL <PLL>
Este par de mensajes de error se genera al intentar alimentar directamente una PLL fraccional con un pin CLKn.
Coloque un bloque de conlusión de reloj (megafunction ALTCLKCTRL) entre el pin CLKn y el puerto de entrada de la PLL como se muestra en el siguiente ejemplo:
Ejemplo: