Una interfaz de E/S LVDS de alta velocidad de 10 FPGA Intel® Stratix® 10 se puede establecer en una velocidad de datos o un cambio de fase diferentes, pero solo si se selecciona la opción Usar PLL externo en LVDS SERDES Intel® FPGA IP editor de parámetros de núcleo. Si no se selecciona esta opción, cambiar la velocidad de datos o el cambio de fase podría ocasionar que el circuito de Alineación de fase dinámica (DPA) no se bloquee, incluso si se sigue la secuencia correcta de reinicio e inicialización.
Para obtener más información sobre el modo de uso de PLL externo , consulte la guía del usuario de E/S LVDS de alta velocidad 10 de Intel® Stratix®, sección 3.1.7 ,
Para obtener más información sobre la secuencia de reinicio e inicialización, consulte la Intel® Stratix® guía del usuario de E/S LVDS de alta velocidad 10, sección 4.2.2.