Descripción
En algunos casos, debido a las condiciones de la carrera al encendido, el IOPLL en Intel® Arria® 10 dispositivos podría iniciarse con una frecuencia de reloj de salida incorrecta o un ciclo de servicio incorrecto o no lograr el bloqueo cuando se habilita la reconfiguración dinámica.
Resolución
Para evitar esto, impulse el puerto de entrada "mgmt_clk" del núcleo de reconfiguración IOPLL Intel® FPGA IP desde el puerto de salida "outclk" de otro Intel FPGA IP de reconfiguración IOPLL y sincroníque el mgmt_reset con este reloj. Esto garantiza que el reloj para la reconfiguración IOPLL Intel FPGA IP núcleo no se encienda y permita que el IOPLL se encienda con los parámetros correctos.