ID del artículo: 000074935 Tipo de contenido: Resolución de problemas Última revisión: 15/02/2023

¿Por qué no se deshabilita la lista desplegable del bloque de control de reloj Intel® FPGA IP (ALTCLKCTRL) cuando se desactiva la entrada ena?

Entorno

  • Intel® Quartus® Prime Standard Edition
  • ALTCLKCTRL FPGA IP Intel®
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Es posible que vea este problema si el bloque de control de reloj Intel® FPGA IP (ALTCLKCTRL) está configurado con el modo "For external path".

    Esto se debe a que la entrada ena no se utiliza internamente en este modo.

    Resolución

    No hay una solución alternativa para este problema.

    Esta información se actualizará en una versión futura de la Guía del usuario principal de IP Core del bloque de control de reloj (ALTCLKCTRL).

    Productos relacionados

    Este artículo se aplica a 3 productos

    FPGA de SoC y FPGA Cyclone® V
    FPGA de SoC y FPGA Arria® V
    FPGA Stratix® V

    Descargo de responsabilidad

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