ID del artículo: 000074764 Tipo de contenido: Información y documentación sobre productos Última revisión: 13/02/2023

¿Cómo resuelvo el problema con que un Intel® Stratix® 10 FPGA IOPLL no pueda obtener bloqueo cuando la refclk de entrada se impulsa por un reloj de salida desde el Intel Stratix 10 FPGA E-Tile?

Entorno

    Intel® Quartus® Prime Pro Edition
    IOPLL Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

El Intel® Stratix® 10 FPGA IOPLL no puede obtener bloqueo cuando la refclk de entrada se impulsa por un reloj de salida desde el Intel Stratix 10 FPGA E-Tile.

Resolución

Debe realizar la recalibración del usuario de IOPLL después de que los relojes de salida de la Intel Stratix 10 FPGA E-Tile sean estables.

Mantener presionado el Intel Stratix 10 FPGA IOPLL en reinicio hasta que los relojes de salida del Intel Stratix 10 FPGA E-Tile estén estables o pulsando el reinicio después de que los relojes de salida sean estables no resolverá el estado Intel Stratix IOPLL desbloqueado.

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