Es posible que el bucle bloqueado por fase (PLL) en Stratix® V, Arria® V o Cyclone® V no se pueda reconfigurar debido a que la señal de petición de espera de la propiedad intelectual (PI) de reconfiguración de PLL se puede procesar en "1". Se observa que esto tiene lugar para ciertas semillas de compilación y podría ocurrir si está habilitada la opción de síntesis física en la configuración de ajuste (avanzado) del Intel® Quartus® Software Prime.
Para evitar este problema, deshabilite la siguiente configuración en el Intel® Quartus® Software Prime:
Vaya a Asignaciones -configuración de > -> configuración del compilador -configuración de ajuste (avanzado) de >:
Establezca Habilitar la síntesis física para la lógica combinada para el área en DESACTIVADO.
Establezca Habilitar la síntesis física para la lógica combinada para el desempeño en DESACTIVADO.
Se sabe que este problema afecta solo a la instancia de reconfiguración dinámica y, por lo tanto, la configuración de síntesis física solo se puede deshabilitar para la variación de PI de reconfiguración PLL, si es necesario.