La Guía del usuario de IOPLL IP Core no incluye información sobre el comportamiento del puerto de salida bloqueado.
El puerto de salida bloqueado se comporta de la siguiente manera durante las tres etapas del bloqueo del PLL en el reloj de entrada:
Etapa 1: Cuando el PLL se mantiene en restablecimiento activo (reset = HIGH), la señal de bloqueo es LOW.
Etapa 2: Cuando el PLL ya no está en reinicio activo (reset = LOW) pero su reloj de entrada no es estable, la señal de bloqueo será BAJA siempre y cuando el PLL no se haya bloqueado en el reloj de referencia.
Etapa 3: Cuando el PLL ya no está en reinicio activo (reset = LOW) y su reloj de entrada es estable, la señal de bloqueo expuesta por el núcleo IP pasa por un filtro digital. El filtro solo afirma la señal de bloqueo externa cuando la señal de bloqueo entrante se ha afirmado durante 25 ciclos de reloj consecutivos.
Si el PLL no pierde bloqueo después de esto, la señal de bloqueo externo no debe alternar cuando el PLL está tratando de adquirir bloqueo. La señal de bloqueo externa se desafirmará cuando la señal de bloqueo entrante sea BAJA (pérdida de bloqueo) durante 2 ciclos de reloj consecutivos.
La documentación se actualizará en una versión posterior.