Descripción
Debido a la naturaleza de la PI DCFIFO en Intel® Stratix® dispositivo 10, es posible que se observen datos erróneos en la salida con anticipación o en la primera operación de lectura después de que aclr lo restablezca. Este síntoma solo se observa cuando se produce una condición de carreras entre la desconsación de aclr y el borde creciente de rdclk .
Resolución
Utilice Agregar circuito para sincronizar la entrada "aclr" con la opción "rdclk" del editor de parámetros FIFO o establezca el parámetro READ_ACLR_SYNCH en ACTIVADO.
Consulte también el efecto de borrado sincronizado y asincrónico de FIFO de Intel® Stratix® 10 guía del usuario de la memoria integrada versión 2020.11.13 y posterior.