ID del artículo: 000074150 Tipo de contenido: Resolución de problemas Última revisión: 21/01/2023

¿Por qué una salida IP DCFIFO genera datos incorrectos en el resultado de show-ahead o en la primera operación de lectura después de restablecer por aclr en Intel® Stratix® dispositivo 10?

Entorno

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Debido a la naturaleza de la PI DCFIFO en Intel® Stratix® dispositivo 10, es posible que se observen datos erróneos en la salida con anticipación o en la primera operación de lectura después de que aclr lo restablezca.  Este síntoma solo se observa cuando se produce una condición de carreras entre la desconsación de aclr y el borde creciente de rdclk .

    Resolución

    Utilice Agregar circuito para sincronizar la entrada "aclr" con la opción "rdclk" del editor de parámetros FIFO o establezca el parámetro READ_ACLR_SYNCH en ACTIVADO.

    Consulte también el efecto de borrado sincronizado y asincrónico de FIFO de Intel® Stratix® 10 guía del usuario de la memoria integrada versión 2020.11.13 y posterior.

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    Este artículo se aplica a 1 productos

    FPGA de SoC y FPGA Intel® Stratix® 10

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