ID del artículo: 000074124 Tipo de contenido: Resolución de problemas Última revisión: 21/04/2023

¿Por qué se observa una frecuencia incorrecta de una salida de PI de IOPLL en cascada en la simulación?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • IOPLL Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Es posible que vea un comportamiento o frecuencia incorrectos durante la simulación de pi IOPLL en cascada para Intel® Arria® 10, Intel Cyclone® 10 GX y Intel® Stratix® 10 dispositivos.

    Esto se debe a un error en el modelo de simulación simple generado a partir de la PI de IOPLL de forma predeterminada.

    Resolución

    Para evitar esto, habilite la opción de Restablecimiento automático de PLL en la configuración física de PLL antes de la generación de IP de IOPLL. Esto habilita el modelo de simulación avanzado, que no se ve afectado por este problema.

    Este problema se corrigió en Intel® Quartus® versión 22.1 del software Prime.

    Productos relacionados

    Este artículo se aplica a 3 productos

    FPGA de SoC y FPGA Intel® Stratix® 10
    FPGA Intel® Cyclone® 10 GX
    FPGA de SoC y FPGA Intel® Arria® 10

    Descargo de responsabilidad

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