las familias de FPGA Stratix III y Stratix IV tienen bloques dedicados de procesamiento de señal digital (DSP) de alto desempeño optimizados para aplicaciones DSP. Esta plantilla muestra ejemplos de cómo inferir bloques de DSP con diferentes características del código Verilog HDL en dispositivos Stratix III e Stratix IV.
Cada una de las siguientes operaciones DSP (con el recurso utilizado en los ejemplos) se ajusta a un elemento de bloque DSP de 18 bits:
- Cuatro agregador de multiplicador
- Cuatro acumulador de multiplicador
- Cuatro agregadores de multiplicador con entrada registrada de desplazamiento
- Multiplicación compleja
- Ocho adidores de multiplicador con cadena de agregador de salida
Además, cuando se produce el empaque del registro para cualquiera de estas operaciones de DSP, no se requieren celdas lógicas adicionales para los registros.
Descargue los archivos utilizados en este ejemplo:
El uso de este diseño se rige por los términos y condiciones del Contrato de licencia de ejemplo de diseño de Intel®y están sujetos a ellos .
Los archivos de la descarga zip incluyen lo siguiente:
- four_mult_add: carpeta contiene el proyecto de software de desarrollo Quartus® II y el archivo fuente del ejemplo del agregador de cuatro multiplicadores.
- four_mult_accum: carpeta contiene el proyecto Quartus II y el archivo fuente del ejemplo del acumulador de cuatro multiplicadores.
- four_mult_add_shift_register_input: carpeta contiene el proyecto Quartus II y el archivo fuente del agregador de cuatro multiplicadores con ejemplo de entrada registrada de desplazamiento.
- complex_mult: carpeta contiene el proyecto Quartus II y el archivo fuente del complejo ejemplo de multiplicación
- sum_of_eight_adder_chain: carpeta contiene el proyecto Quartus II y el archivo fuente del ocho agregador de multiplicador con ejemplo de cadena de agregador de resultados