Introducción
Este ejemplo de diseño muestra la funcionalidad de lectura de ID de chip utilizando la interfaz de transmisión de Avalon® Intel® FPGA IP con un kit de desarrollo de Intel Agilex® 7 FPGA. La funcionalidad de lectura de ID de chip está implementada en Verilog y se conecta con la IP comunicándose con la memoria flash.
Núcleos de IP
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| Núcleo de la IP | Categoría del núcleo de la IP |
|---|---|
| Mailbox Client with Avalon Streaming Interface Intel FPGA IP | Other |
| Reset Release Intel FPGA IP | Other |
| In-System Sources & Probes Intel FPGA IP | Other |
Descripción detallada
En Intel Agilex 7 FPGAs la PI para realizar la lectura de ID del chip ya no está disponible. Por lo tanto, se debe crear una lógica personalizada y conectarla al buzón Avalon® al cliente ST Intel FPGA IP para realizar la lectura del ID del chip. Este diseño de referencia indica el uso de Mailbox Avalon® ST Client Intel FPGA IP para realizar la lectura de id de chip. El tutorial se demuestra utilizando Signal Tap.