Introducción
| Núcleo de la IP | Categoría del núcleo de la IP |
|---|---|
| Nios V/g Processor Intel FPGA IP | Processors and Peripherals |
| IOPLL Intel FPGA IP | PLL |
| Reset Release Intel FPGA IP | Configuration and Programming |
| JTAG to Avalon Master Bridge Intel FPGA IP | Memory Mapped |
Descripción detallada
El diseño demuestra el control síncrono de hasta dos motores síncronos trifásicos de imanes permanentes (PMSM) o motores de CC sin escobillas (BLDC). Puede adaptar el diseño a otros tipos de motor. Para simplificar, el Drive-On-Chip for Intel Agilex® 7 Devices se publica con una placa de alimentación y un modelo de motor sintetizados y programados en la misma estructura FPGA, eliminando la necesidad de una configuración física del motor. El modelo de placa de motor y potencia se diseñó con el conjunto de bloques avanzados DSP Builder de Intel. El modelo resultante se incluye en este paquete de diseño de ejemplo. El usuario solo necesita un kit de desarrollo de FPGA Agilex® 7 para ejecutar el ejemplo, el modelo de motor y potencia ayuda a ajustar y probar el sistema de control antes de usar una etapa de potencia física. El modelo de placa de motor y potencia se basa en la antigua placa Intel® Tandem Motion 48V, descrita en AN773 y AN669.