Centro de asistencia de IP Serial Digital Interface II
Esta página está organizada en categorías que se alinean con un flujo de diseño de sistema serial digital Interface II de inicio a fin. Encontrará información sobre cómo planificar, seleccionar, diseñar, implementar y verificar sus núcleos IP Serial Digital Interface II. También hay pautas sobre cómo abrir el sistema y depurar el diseño de PI de Serial Digital Interface II.
Obtenga recursos de asistencia para los dispositivos Intel Agilex® 7, Intel® Stratix® 10, Intel Arria® 10 y Intel Cyclone® 10 en las siguientes páginas. En el caso de otros dispositivos, busque en los siguientes enlaces: índice de documentación FPGA, cursos de entrenamiento, videos, ejemplos de diseño y base de conocimientos.
1. Selección de dispositivo e IP
¿Qué características son compatibles con el Intel® FPGA IP SDI II?
¿Qué Intel® FPGA familia de dispositivos debería utilizar?
¿Cuál es la utilización de los recursos básicos FPGA SDI II Intel® FPGA IP?
2. Flujo de diseño e integración de IP
Documentación
- Guía del usuario de IP Core
- Guía del usuario Intel® FPGA IP SDI II
- Intel Agilex 7 dispositivos
- Guía de ejemplo de diseño de IP de F-Tile SDI II FPGA
- Intel Stratix 10 dispositivos
- Guía de ejemplo de diseño de IP de SDI II intel® Stratix 10 FPGA
- Intel Arria 10 dispositivos
- Guía de ejemplo de diseño de IP de SDI II intel® Arria 10 FPGA
- Dispositivos Intel Cyclone 10 GX
- Guía de ejemplo de diseño ip de SDI II Intel® Cyclone 10 GX FPGA
- notas de la versión Intel® FPGA IP
- Notas de la versión de la interfaz digital serial (SDI) II Intel FPGA IP
¿Cómo se genera el núcleo Intel® FPGA IP SDI II?
- Guía del usuario de Intel® FPGA IP SDI II, sección 3.2.1. Creación de un nuevo proyecto Intel® Quartus® Prime
- Guía del usuario de Intel® FPGA IP SDI II, sección 3.2.2. Iniciar el catálogo de PI
- Guía del usuario de Intel® FPGA IP SDI II, sección 3.2.3. Parámetros del núcleo IP
¿Cómo se genera el ejemplo de diseño de Intel® FPGA IP SDI II?
Los siguientes enlaces proporcionan instrucciones paso a paso para generar SDI II Intel® FPGA IP Ejemplo de diseño a partir del software Intel Quartus Prime:
- Intel Agilex 7 dispositivos
- Intel Stratix 10 dispositivos
- Intel Arria 10 dispositivos
- Dispositivos Intel Cyclone 10 GX
¿Cómo puedo compilar y probar mi diseño?
Para los dispositivos Intel Agilex, Intel Stratix 10, Intel Arria 10 y Intel Cyclone 10 GX, puede encontrar los pasos para compilar y probar su diseño de Intel® FPGA IP SDI II en las siguientes guías de usuario de ejemplo de diseño de Intel® FPGA IP diseño SDI II, en la sección "Compilación y prueba del diseño":
- Intel Agilex 7 dispositivos
- Intel Stratix 10 dispositivos
- Intel Arria 10 dispositivos
- Dispositivos Intel Cyclone 10 GX
¿Cómo puedo realizar una simulación funcional de Intel® FPGA IP SDI II?
Para los dispositivos Intel Agilex F-tile, Intel Stratix, Intel Arria 10 y Intel Cyclone 10 GX, a continuación se indican los pasos para generar Intel® FPGA IP simulación funcional SDI II:
- Habilite la opción de simulación en el Editor de parámetros de Intel® FPGA IP SDI II y genere un ejemplo de diseño de Intel® FPGA IP SDI II
- Intel Agilex 7 dispositivos
- Intel Stratix 10 dispositivos
- Intel Arria 10 dispositivos
- Dispositivos Intel Cyclone 10 GX
3. Diseño de la placa y administración de energía
Pautas para la conexión de pines
- Intel Agilex 7 dispositivos
- Pautas de conexión de pin de la familia de dispositivos® Intel Agilex
- Intel Stratix 10 dispositivos
- Pautas para la conexión de pin de la familia de dispositivos Intel® Stratix® 10
- Intel Arria 10 dispositivos
- Pautas para la conexión de pin de la familia de dispositivos Intel® Arria® 10 GX, GT y SX
- Dispositivos Intel Cyclone 10 GX
- Pautas para la conexión de pin de la familia de dispositivos Intel® Cyclone® 10 GX
Revisión de esquemas
- Intel Agilex 7 dispositivos
- revisión de esquemas de dispositivos® Intel Agilex revisión de revisiones
- Intel Stratix 10 dispositivos
- Revisión de esquemas Intel Stratix 10 GX, MX y SX
- Guía del usuario del Kit de desarrollo Intel® Stratix® 10 GX FPGA
- Guía del usuario del Kit de desarrollo de sistema integrado en chip Intel® Stratix® 10 SX
- Intel Arria 10 dispositivos
- Revisión de esquemas Intel Arria 10 GX, GT y SX
- Usuario del Kit de desarrollo Intel Arria 10 FPGA
- Guía del usuario del kit de desarrollo de Intel Arria 10 SoC
- Dispositivos Intel Cyclone GX 10
- Revisiones de esquemas Intel Cyclone 10 GX
- Guía del usuario del Kit de desarrollo Intel® Cyclone® 10 GX FPGA
Administración de energía
- Estimador de potencia inicial (EPE) y analizador de energía
- AN 750: Uso de la herramienta Intel FPGA PDN para optimizar su diseño de red de suministro de energía
- Guía del usuario de la herramienta Power Deliver Network (PDN) 2.0 específica para dispositivos
- Guía del usuario del estimador de potencia inicial para Intel® Cyclone® 10 GX FPGAs
- Estimador de potencia inicial para la guía del usuario Intel® Arria® 10 FPGAs
- AN 711: Características de reducción de energía en Intel® Arria® 10 dispositivos
- AN 721: Creación de un árbol de potencia FPGA
- AN 692: Consideraciones de secuencia de energía para Intel® Cyclone® 10 GX, Intel® Arria® 10, Intel® Stratix® 10 y dispositivos Intel Agilex®
- Estimador de potencia inicial para la guía del usuario Intel® Stratix® 10 FPGAs
- Guía del usuario de administración de energía Intel® Stratix® 10
- ® Guía del usuario de administración de energía Intel Agilex
- AN 910: Pautas de diseño de red de distribución de energía Intel Agilex® 7
- Guía del usuario de Intel® Quartus® Prime Pro Edition: análisis y optimización de energía
- Guía del usuario Intel® FPGA Power and Thermal Calculator
Administración de energía térmica
- Intel Stratix 10 dispositivos
- AN 787: Intel® Stratix® administración y modelado térmico de 10 con el estimador de energía inicial
- AN 943: Modelado térmico para Intel® Stratix® 10 FPGAs con el Intel® FPGA Power and Thermal Calculator
- AN 944: Modelado térmico para Intel Agilex® FPGAs con la Intel® FPGA Power and Thermal Calculator
Secuenciación de energía
- dispositivos Intel Stratix 10, Intel Cyclone 10 GX, Intel Arria 10 y Intel Agilex 7
- AN 692: Consideraciones de secuencia de energía para los dispositivos Intel® Cyclone® 10 GX, Intel® Arria® 10, Intel® Stratix® 10 y Intel Agilex® 7
Kits de desarrollo
- Están disponibles los siguientes kits de desarrollo para el núcleo IP SDI II:
- Kit de desarrollo de integridad de señal Intel® Stratix® 10 GX
- Kit de desarrollo de integridad de señal Intel® Stratix® 10 TX
- Kit de desarrollo de integridad de señal del transceptor Intel® Arria® 10 GX
- Kit de desarrollo Intel® Cyclone® 10 GX FPGA
- Kit de desarrollo de integridad de señal de transceptor Stratix® V GT
- Kit de desarrollo Arria® V GX FPGA
- Kit de desarrollo Cyclone® V GT FPGA
4. Ejemplos de diseño
- Dispositivo Intel Arria 10
- Arria 10: Diseño de referencia de canal de procesamiento de video y procesamiento de imágenes para SDI II de velocidad múltiple de dispositivos Intel GX
- Arria 10- SDI II de velocidad múltiple (hasta 12 G-SDI) con diseño de referencia vcfono externo
- Arria 10: Diseño de referencia de extracción SDI II VCLUSIÓN de triple velocidad (AN746)
- Diseño de referencia de sonido Arria 10 - 12G-SDI
- Dispositivo Intel Cyclone 10 GX
5. Depuración
Preguntas más frecuentes
Asegúrese de habilitar la opción "salida de error CRC" en el Editor de parámetros Intel® FPGA IP SDI II para obtener los valores CRC correctos (no aplicables a SD-SDI).
Puede consultar la Guía del usuario de Intel® FPGA IP SDI II, sección 5.3.1. Insert Line (Línea ) para una inserción de línea correcta.
Puede consultar la Guía del usuario de Intel® FPGA IP SDI II, sección 7.1.2.2. Transceptor de modo simple y fácil de combinar en el mismo canal.
Puede consultar la Guía del usuario de ejemplo de diseño de IP de SDI II Stratix® 10 FPGA, sección 1.5.1. Pautas de conexión y configuración sobre cómo mostrar correctamente el formato de video NTSC y PAL.
Asegúrese de que la frecuencia de señal de reloj esté conectada a la frecuencia de reloj a bordo correcta. Por ejemplo, si la señal de reloj de reflck SDI Tx PLL está configurada a 148,5 MHz, entonces utilice el chip de reloj de 148,5 MHz también para conectar con la señal de refclk SDI Tx PLL.
Para el diseño de ejemplo de bucle pasado en serie, el cliente puede ver toda la resolución de video compatible en el archivo .tcl en este directorio <elusión de diseño carpeta>\hwtest\tpg_ctrl.tcl. Para el diseño de ejemplo de bucleback paralelo, este archivo .tcl no está disponible, pero el cliente aún puede acceder a toda la resolución de video compatible en la especificación SMPTE.
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