set_input_delay -clock clk -min 2 [all_inputs]El formato Synopsys® Design Constraints (SDC) proporciona un método simple y fácil para limitar los diseños más sencillos a los más complejos. El siguiente ejemplo proporciona el contenido de archivo SDC más sencillo que limita todo el reloj (puertos y pines), las rutas de E/S de entrada y las rutas de E/S de salida para un diseño. Puede utilizar el archivo SDC que aparece a continuación como plantilla para cualquier diseño. Sin embargo, cada diseño debe contener un archivo SDC personalizado que limite individualmente todos los relojes, puertos de entrada y puertos de salida.
# Constrain clock port clk con un requisito de 10 ns create_clock -period 10 [get_ports clk] # Aplicar automáticamente un reloj de generación en el resultado de los bucles bloqueados por fase (PPL) # Este comando se puede dejar de forma segura en el SDC incluso si no existen PLLs en el diseñoderive_pll_clocks restricción nro. la ruta de E/Sde entrada set_input_delay -clock clk -max 3 [all_inputs] set_input_delay -clock clk -min 2 [all_inputs] # Limita la ruta de E/S de salidaset_output_delay -clock clk -max 3 [all_inputs]