Esta página se compone de ejemplos de diseño para máquinas de estado en Verilog HDL. Una máquina de estado es un circuito secuencial que avanza a través de varios estados. Los ejemplos proporcionan los códigos HDL para implementar los siguientes tipos de máquinas de estado:
Máquina de estado de comida de cuatro estados
Los resultados de una máquina de estado Mealy dependen tanto de las entradas como del estado actual. Cuando cambian las entradas, las salidas se actualizan sin esperar un borde de reloj.
Máquina de estado Moore state de 4 estados
Los resultados de una máquina de estado Moore solo dependen del estado presente. Los resultados se escriben solo cuando el estado cambia (en el borde del reloj).
Máquina de estado seguro
Este ejemplo utiliza el valor del atributo de síntesis syn_encoding seguro para especificar que el software debe insertar lógica adicional para detectar un estado ilegal y forzar la transición del equipo de estado al estado de restablecimiento.
Máquina de estado de codificación de usuario
En este ejemplo se utiliza el usuario del valor del atributo de síntesis syn_encoding para indicar al software que codifica cada estado con el valor definido en el código fuente Verilog HDL. Al cambiar los valores de las constantes de estado, puede cambiar la codificación del equipo de estado.
Descargue los archivos utilizados en este ejemplo:
- Descargar mealy_state_machine_v.zip
- Descargar moore_state_machine_v.zip
- Descargar safe_state_machine_v.zip
- Descargar user_encoded_machine_v.zip
- Descargar la plantilla Verilog HDL para el archivo README de máquinas de estado
Cada descarga zip incluye el archivo Verilog HDL para la máquina de estado y su diagrama de bloques de nivel superior.
El uso de este diseño se rige por los términos y condiciones del Contrato de licencia de ejemplo de diseño de Intel®y están sujetos a ellos .